CESR-Codificador RS (255,k) eficiente para sistemas reconfigurables

• Cecilia Sandoval Universidad de Carabobo-Venezuela
• Antonio Fedón Universidad de Carabobo-Venezuela

Palabras clave: VHDL, hardware re-configurable, codificadores, comunicación digital

Resumen

La presente investigación está basada en la obtención de un modelo optimizado para el diseño del  Codificador RS-Reed Solomon, orientado a sistemas reconfigurables. En primer lugar se realizó la descripción del codificador objeto de estudio RS(255,k), bajo Lenguaje Descriptor de Hardware, VHDL (VHSIC hardware description language), con la descripción funcional de cada uno de sus componentes, destacando entre ellos el multiplicador en campos finitos de Galois - GF(2) y el LFSR (Linear Feedback Shift Register), analizando su estructura y comportamiento para hallar un modelo del Codificador optimizado, finalmente, se sintetizó el diseño del codificador a través del IDE Xilinx 11, para el análisis comparativo del consumo de recursos Hardware, validando la optimización del modelo propuesto. Entre los resultados podemos mencionar que, se obtuvieron las ecuaciones matemáticas que soportan el modelo del CESRCodificador Eficiente para Sistemas Reconfigurables, la validación del comportamiento del diseño simulado y los reportes de síntesis que evidencian la eficiencia del diseño respecto a otros estudios, de lo que  podemos concluir que se alcanzó un procesamiento paralelo del componente multiplicador y un ahorro de  recursos de hardware en el sistema.